VHDL – FPGA. Bài 411: Chia tạo tín hiệu cho phép ENA1Hz. Chương 4: Thiết kế mạch tuần tự 1.

VHDL – FPGA. Phần 1. Giới thiệu. Chương 4: Thiết kế mạch tuần tự 1.Подробнее

VHDL – FPGA. Bài 401: Chia tạo tín hiệu CK1Hz. Chương 4: Thiết kế mạch tuần tự 1.Подробнее

VHDL – FPGA. Phần 3. Nguyên lý chia tần số tạo tín hiệu CK1Hz. Chương 4: Thiết kế mạch tuần tự 1.Подробнее

VHDL – FPGA. Bài 402: Chia tạo tín hiệu CK1Hz, CK10Hz. Chương 4: Thiết kế mạch tuần tự 1.Подробнее

VHDL – FPGA. Bài 438: Đếm nhị phân 4 bit Up/Dw bằng 2 nút nhấn. Chương 4: Thiết kế mạch tuần tự 1.Подробнее

VHDL – FPGA. Bài 341: Mạch giải mã led 7 đoạn Cathode chung. Chương 4: TKM tuần tự 1.Подробнее

Verilog. Bài 401: Chia tạo tín hiệu CK1Hz. Chương 4: Mạch tuần tự 1.Подробнее

VHDL – FPGA. Bài 448: Ghép 4 MĐ JS và 2 MĐ vòng tự động. Chương 4: TKM tuần tự 1.Подробнее

VHDL – FPGA. Bài 434: Đếm nhị phân 4 bit bằng nút nhấn – cách 3. Chương 4: Thiết kế mạch tuần tự 1.Подробнее