Verilog. Bài 424: Đếm nhị phân 8 bit: có ena5hz, ena_ss, ena_ud. Chương 4: Thiết kế mạch tuần tự 1.

Verilog. Bài 425: Đếm NP 8 bit, ena5hz, ena_ss, ena_ud tự động. Chương 4: Thiết kế mạch tuần tự 1.Подробнее

VHDL – FPGA. Bài 425: Đếm nhị phân 8 bit theo ena5hz, có ena_ss ena_ud tự động. Chương 4: TKM TT1.Подробнее

VHDL – FPGA. Bài 438: Đếm nhị phân 4 bit Up/Dw bằng 2 nút nhấn. Chương 4: Thiết kế mạch tuần tự 1.Подробнее

Verilog. Bài 413: Chia tạo 10 tín hiệu cho phép 1Hz đến 1MHz. Chương 4: Mạch tuần tự 1.Подробнее

VHDL – FPGA. Bài 434: Đếm nhị phân 4 bit bằng nút nhấn – cách 3. Chương 4: Thiết kế mạch tuần tự 1.Подробнее

VHDL – FPGA. Phần 3. Nguyên lý chia tần số tạo tín hiệu CK1Hz. Chương 4: Thiết kế mạch tuần tự 1.Подробнее

VHDL – FPGA. Bài 432: Đếm nhị phân 4 bit bằng nút nhấn. Chương 4: Thiết kế mạch tuần tự 1.Подробнее

Verilog. Bài 435 (cách 2): Thiết kế mạch đếm 1 bit bằng nút nhấn.Подробнее

Verilog. Bài 532: Thiết kế mạch đếm nhị phân 10 bit hiển thị trên 8 led 7 đoạn.Подробнее

VHDL - FPGA. Bài 501: Đếm từ 0 đến 9 hiển thị 1 led 7 đoạn. Chương 5: Thiết kế mạch tuần tự 2.Подробнее

FPGA verilog _ thiết kế mạch 8 led 4 chức năng trái sang phải, phải sang trái, trong ra, ngoài vàoПодробнее